Ağu 14

FPGA ile 800×600 VGA kontrolü

Reklamlar

Biraz uzunca aradan sonra bu yazıda Altera DE2-115  adında TERASIC firmasının hazırlamış olduğu eğitim platformu ile VGA video çıkışının nasıl yapılabildiğini göreceğiz.

Öncelikle VGA sinyalinin tarihçesine bakalım.Video Graphics Array veya VGA (Türkçe: Video Grafik Dizisi[1]), bilgisayarlardaki analog görüntü standardı ile 15-pin D-sub konnektörü veya 640×480 çözünürlüğün kendisini ifade eder. İlk defa 1988 yılında IBM tarafından piyasaya sürüldü.

VGA bağlantısı, göreceli olarak eski bir teknoloji olmasına rağman 2010 yılında hala önemli bir bağlantı standardı olma özelliğini koruyor. Fakat günümüzde performans, kalite ve kolaylık bakımından yetersiz olduğu düşünülmektedir. Büyük bilgisayar şirketleri VGA standardını terk etme planları hazırlamaya başlamıştır. (tr.wikipedia.org)

Şimdi de VGA sinyalinin ne gibi bir sinyal olduğundan bahsedeyim. Bu sinyal yaygın olarak bilgisayar monitörlerinde görüntü oluşturulması için kullanılan bir protokoldür. Temel olarak hat üzerinde RGB yani, Kırmızı,Yeşil ,Mavi renk bilgisini taşıyan üç hat ve iki tane senkronizasyon sinyali bulunur. Burada senkronizasyon sinyali ekrandaki tarama noktalarının konumunu ve pixel frekanslarını belirlemektedir.

Bu uygulamada yaygın kullanılan düşük çözünürlük uygulamaların aksine biraz daha iyi sayılabilecek 800×600 boyutlarında bir görüntü kontrolcüsü göreceksiniz.

VGA Zaman Diyagramı

VGA Zaman Diyagramı

Yukarıda görmakte olduğunuz bir VGA sinyalinin zamanlama diyagramı görüntüsüdür. Burada belirtilen horizontal sync sinyali yani yatay senkron sinyali, görüntünün ekranı tararken yataydaki bir satırın senkronizasyonu için(Yazının devamında h_sync diye anılacaktır.), vertical sync sinyali ise taramanın bitip başa dönmesi gereken sürenin belirlenmesi için gerekli olan dikey senkronizasyon sinyalidir.(Yazının devamında v_sync sinyali olarak anılacaktır.)
Dikkat edilirse h_sync sinyali her satır için gelmekte, v_sync sinyali ise satırların tümü bittiğinde gelmektedir. Temel olarak VGA sinyali bunlardan ibarettir. Daha detaylı bilgiyi internetten temin edebilirsiniz.

Şimdi bu aralıklarda bizim inceleyeceğimiz zamanlama bilgilerini verelim.
Temel olarak bizim kullanacağımız formatın temel bilgileri:

SVGA Signal 800 x 600 @ 56 Hz

  • Screen refresh rate = Ekran yenileme oranı. Saniyede ekranda kaç görüntü gösterileceğidir.
  • Vertical refresh = Bir frame görüntünün dikey senkron sinyali frekansının ne olduğudur.
  • Pixel freq.= Pixel frekansıdır. Ekrana saniyede yazılan pixel sayısını gösterir.

 

Bu uygulamada kullanılan h_sync sinyali için zamanlama bilgileri:

H_sync timing

(Bu tablolarda gördüğünüz “front porch” ve “back porch” süreleri senkron sinyalleri öncesi yada sonrasında olması gereken bekleme süreleridir.)

Bu uygulamada kullanılan v_sync sinyali için zamanlama bilgileri:

V_sync timing

 

Bu zamanlamalar uygulandığında monitöre gidecek renk kanallarından birinin temsili olarak görünüşü:

Example Green signals ( Yeşil kanalın Sinyal Örnek Görünümü )

Artık yapacağımız modüllerle ilgili kısımlara geçebiliriz. Modülü aşağıdaki gibi düşünerek tasarladım.

*Modülde Clock sinyali ve Reset sinyali haricinde tüm girişlerin başında” i_” çıkışlarda ise “o_” bulunmaktadır. Clock ve Reset sinyali zaten giriş olacağından yazma gereği duymadım.

Bunun dışında module baktığımızda RGB sinyallerinden her bir giriş çıkışı  10 bit tanımladım. (Altera DE2-115 de sadece 8 pin bağlanmış.İsterseniz 8 bit yapabilirsiniz.)  “o_de” sinyali FPGA üzerinde DAC entegresine girmemiz için gerekli olan Data Enable sinyalidir. Yani pixel bilgisi gönderdiğimiz aralıklarda lojik 1, göndermediğimiz zamanlarda lojik 0 olmaktadır. “o_pos_x – ..y” sinyalleri oyun gibi yada hangi pixel bilgisini yazdığı bilinmesi istenen uygulamalarda kullanılması amacı ile eklenmiştir. Geri kalan sinyaller isimlerinden anlaşılmaktadır.

Modülümüzün VHDL kodu aşağıdadır.

  1. --=================================================================
  2. -------------------------------------------------------------------
  3. --   Orhan YILMAZ
  4. --   VGA-Controler
  5. --   www.mafgom.com  --
  6. -------------------------------------------------------------------
  7. --=================================================================
  8. LIBRARY ieee;
  9. use ieee.std_logic_1164.ALL;
  10. use ieee.std_logic_unsigned.all;
  11. use ieee.std_logic_arith.ALL;
  12.  
  13. entity vga_control is
  14.    port(
  15.          --Clock,Reset Signal's ports
  16.          clk       :in  std_logic;
  17.          rst_n     :in  std_logic;
  18.  
  19.          --Input RGB Signal's ports
  20.          i_red     :in  std_logic_vector(9 downto 0);
  21.          i_green   :in  std_logic_vector(9 downto 0);
  22.          i_blue    :in  std_logic_vector(9 downto 0);
  23.  
  24.          --Output RGB Signal's ports
  25.          o_red     :out std_logic_vector(9 downto 0);
  26.          o_green   :out std_logic_vector(9 downto 0);
  27.          o_blue    :out std_logic_vector(9 downto 0);
  28.  
  29.          --Output Position value
  30.          o_pos_x   :out std_logic_vector(10 downto 0);
  31.          o_pos_y   :out std_logic_vector( 9 downto 0);
  32.  
  33.          --Output Synchronous Signal's pins
  34.          o_vs      :out std_logic;
  35.          o_hs      :out std_logic;
  36.          o_clk_pix :out std_logic;
  37.          o_de      :out std_logic
  38.         );
  39. end entity;
  40.  
  41. architecture RTL_VGA of vga_control is
  42.  
  43. signal      count_h        : std_logic_vector(10 downto 0):= (OTHERS =>'0'); --MAX "10000000000"(1024)
  44. signal      count_v        : std_logic_vector( 9 downto 0):= (OTHERS =>'0'); --MAX "1001110001"(625)
  45.  
  46. constant    h_active       : std_logic_vector( 9 downto 0):= "1100100000";   --800
  47. constant    h_front_porch  : std_logic_vector( 4 downto 0):= "11000";        --24
  48. constant    h_sync         : std_logic_vector( 6 downto 0):= "1001000";      --72
  49. constant    h_back_porch   : std_logic_vector( 7 downto 0):= "10000000";     --128
  50. constant    h_total        : std_logic_vector( 9 downto 0):= "1111111111";  --1024
  51.  
  52. constant    v_active       : std_logic_vector( 9 downto 0):= "1100100000";   --600
  53. constant    v_front_porch  : std_logic                    := '1';            --1
  54. constant    v_sync         : std_logic_vector( 1 downto 0):= "10";           --2
  55. constant    v_back_porch   : std_logic_vector( 4 downto 0):= "10110";        --22
  56. constant    v_total        : std_logic_vector( 9 downto 0):= "1001110000";   --625
  57.  
  58. signal      count_de_depth : std_logic_vector(10 downto 0):= (OTHERS => '0');
  59. signal      de             : std_logic := '0';
  60. signal      h_blank        : std_logic_vector(7 downto 0):= (OTHERS => '0');
  61. signal      v_blank        : std_logic_vector(4 downto 0):= (OTHERS => '0');
  62. signal      vs             : std_logic := '1';
  63.  
  64. begin
  65.  
  66. h_blank <= h_sync + h_back_porch;
  67. v_blank <= v_sync + v_back_porch;
  68.  
  69. --Vertical Counter Generated
  70. count_v_p:process(clk,rst_n)
  71. begin
  72.    if(rst_n = '0') then
  73. 	   count_v <= (OTHERS=>'0');
  74.    elsif(clk = '1' and clk'event) then
  75. 	   if(count_v < v_total) then
  76.          if(count_h = h_total) then
  77.             count_v <= count_v + '1';
  78.          end if;
  79.       else
  80.          count_v <= (OTHERS=>'0');
  81. 	   end if;
  82.    end if;
  83. end process;
  84.  
  85. --Horizontal Counter Generated
  86. count_h_p:process(clk,rst_n)
  87. begin
  88.    if(rst_n = '0') then
  89. 	   count_h <= (OTHERS=>'0');
  90.    elsif(clk = '1' and clk'event) then
  91.  	   if(count_h < h_total) then
  92. 	      count_h <= count_h + '1';
  93.       else
  94.          count_h <= (OTHERS=>'0');
  95.       end if;
  96.    end if;
  97. end process;
  98.  
  99. --VS Generated
  100. vs_p:process(clk,rst_n)
  101. begin
  102.    if(rst_n = '0') then
  103.       vs <= '1';
  104.    elsif(clk = '1' and clk'event) then
  105.       if(count_v = "0") then --(v_front_porch - '1')) then
  106.          if(count_h = h_front_porch + h_sync -"10") then
  107.             vs <= '0';
  108.          end if;
  109. 	   elsif(count_v = v_front_porch + v_sync - '1') then
  110.          if(count_h = h_front_porch + h_sync - "10") then
  111. 	         vs <= '1';
  112.          end if;
  113. 	   end if;
  114.    end if;
  115. end process;
  116.  
  117. --VSYNC Generated
  118. vs_o_p:process(clk,rst_n)
  119. begin
  120.    if(rst_n = '0') then
  121.       o_vs <= '1';
  122.    elsif(clk = '1' and clk'event) then
  123.       o_vs <= vs;
  124.    end if;
  125. end process;
  126.  
  127. --HSYNC Generated
  128. hs_o_p:process(clk,rst_n)
  129. begin
  130.    if(rst_n = '0') then
  131. 	   o_hs <= '1';
  132.    elsif(clk = '1' and clk'event) then
  133. 	   if(count_h = h_front_porch - '1')then
  134. 	      o_hs <= '0';
  135.       elsif(count_h = h_front_porch + h_sync - '1') then
  136.          o_hs <= '1';
  137.       end if;
  138.    end if;
  139. end process;
  140.  
  141. --Output Data Enable Generated
  142. de_o_p:process(clk,rst_n)
  143. begin
  144.    if(rst_n = '0') then
  145.       o_de <= '0';
  146.    elsif(clk = '1' and clk'event) then
  147.       if(vs = '1') then
  148.          if(count_h = h_back_porch + h_sync - '1') then
  149.             o_de <= '1';
  150.          elsif(count_h = h_total - h_front_porch) then
  151.             o_de <= '0';
  152.          end if;
  153.       else
  154.          o_de <= '0';
  155.       end if;
  156.    end if;
  157. end process;
  158.  
  159. --Data Enable Generated
  160. de_p:process(clk,rst_n)
  161. begin
  162.    if(rst_n = '0') then
  163.       de <= '0';
  164.    elsif(clk = '1' and clk'event) then
  165.       if( vs = '1') then
  166.          if(count_h = h_back_porch + h_sync - '1') then
  167.             de <= '1';
  168.          elsif(count_h = h_total - h_front_porch) then
  169.             de<='0';
  170.          end if;
  171.       else
  172.          de <= '0';
  173.       end if;
  174.    end if;
  175. end process;
  176.  
  177. --Data Enable Depth counter
  178. count_de_depth_p:process(clk,rst_n)
  179. begin
  180.    if(rst_n = '0') then
  181.       count_de_depth <= (OTHERS => '0');
  182.    elsif(clk = '1' and clk'event) then
  183.       if(de = '1') then
  184.          count_de_depth <= count_de_depth + '1';
  185.       else
  186.          count_de_depth <= (OTHERS => '0');
  187.       end if;
  188.    end if;
  189. end process;
  190.  
  191. -- Output RGB Signas
  192. o_red    <= i_red    when de = '1' else (OTHERS => '0');
  193. o_green  <= i_green  when de = '1' else (OTHERS => '0');
  194. o_blue   <= i_blue   when de = '1' else (OTHERS => '0');
  195.  
  196. --Output Pixel Clock
  197. o_clk_pix <=  clk when rst_n = '1' else '0';
  198.  
  199. --Output Position Value
  200. o_pos_x <= (count_h - h_blank) when de = '1' and count_h >= h_blank else (OTHERS => '0');
  201. o_pos_y <= (count_v - "10"   ) when de = '1' and count_v >= "10"    else (OTHERS => '0');
  202.  
  203. end RTL_VGA;

Not: Top modül için yani bu kodun FPGA üzerine yüklenerek çalıştırılması için , Quartus programında tools sekmesi altında bulunan MegaWizard ile bir PLL modülü oluşturmanız gerekmektedir. Gerekli olan frekans pixel frekansımızdır. Yani modülümüzün clk girişine en üstte belirtirldiği gibi 36Mhz pixel clk girmeniz gerekecek.

Modülü diğer modüllerin altında kullanmak için kompanent tanımlamamız gerekiyor. Ben ayrı bir dosyada tanımlayıp kullanıyorum. Sizde canınız nasıl isterse öyle kullanabilirsiniz.

  1. -------------------------------------------------------------------
  2. --   Orhan YILMAZ
  3. --   VGA-Controler Component Package
  4. --   www.mafgom.com
  5. -------------------------------------------------------------------
  6. --=================================================================
  7. LIBRARY ieee;
  8. use ieee.std_logic_1164.ALL;
  9. use ieee.std_logic_unsigned.all;
  10. use ieee.std_logic_arith.ALL;
  11.  
  12. package pkg_vga_component is
  13.  
  14.     component vga_control is
  15. 	   port(
  16.             --Clock,Reset Signal's ports
  17.             clk       :in  std_logic;
  18.             rst_n     :in  std_logic;
  19.  
  20.             --Input RGB Signal's ports
  21.             i_red     :in  std_logic_vector(9 downto 0);
  22.             i_green   :in  std_logic_vector(9 downto 0);
  23.             i_blue    :in  std_logic_vector(9 downto 0);
  24.  
  25.             --Output RGB Signal's ports
  26.             o_red     :out std_logic_vector(9 downto 0);
  27.             o_green   :out std_logic_vector(9 downto 0);
  28.             o_blue    :out std_logic_vector(9 downto 0);
  29.  
  30.             --Output Position value
  31.             o_pos_x   :out std_logic_vector(10 downto 0);
  32.             o_pos_y   :out std_logic_vector( 9 downto 0);
  33.  
  34.             --Output Synchronous Signal's pins
  35.             o_vs      :out std_logic;
  36.             o_hs      :out std_logic;
  37.             o_clk_pix :out std_logic;
  38.             o_de      :out std_logic
  39.           );
  40.     end component;
  41.  
  42. end package;

 

Benim oluşturduğum PLL modülü:

  1. -- megafunction wizard: %ALTPLL%
  2. -- GENERATION: STANDARD
  3. -- VERSION: WM1.0
  4. -- MODULE: altpll 
  5.  
  6. -- ============================================================
  7. -- File Name: pll_36mhz.vhd
  8. -- Megafunction Name(s):
  9. -- 			altpll
  10. --
  11. -- Simulation Library Files(s):
  12. -- 			altera_mf
  13. -- ============================================================
  14. -- ************************************************************
  15. -- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
  16. --
  17. -- 11.0 Build 157 04/27/2011 SJ Web Edition
  18. -- ************************************************************
  19.  
  20. --Copyright (C) 1991-2011 Altera Corporation
  21. --Your use of Altera Corporation's design tools, logic functions
  22. --and other software and tools, and its AMPP partner logic
  23. --functions, and any output files from any of the foregoing
  24. --(including device programming or simulation files), and any
  25. --associated documentation or information are expressly subject
  26. --to the terms and conditions of the Altera Program License
  27. --Subscription Agreement, Altera MegaCore Function License
  28. --Agreement, or other applicable license agreement, including,
  29. --without limitation, that your use is for the sole purpose of
  30. --programming logic devices manufactured by Altera and sold by
  31. --Altera or its authorized distributors.  Please refer to the
  32. --applicable agreement for further details.
  33.  
  34. LIBRARY ieee;
  35. USE ieee.std_logic_1164.all;
  36.  
  37. LIBRARY altera_mf;
  38. USE altera_mf.all;
  39.  
  40. ENTITY pll_36mhz IS
  41. 	PORT
  42. 	(
  43. 		areset		: IN STD_LOGIC  := '0';
  44. 		inclk0		: IN STD_LOGIC  := '0';
  45. 		c0		: OUT STD_LOGIC ;
  46. 		locked		: OUT STD_LOGIC
  47. 	);
  48. END pll_36mhz;
  49.  
  50. ARCHITECTURE SYN OF pll_36mhz IS
  51.  
  52. 	SIGNAL sub_wire0	: STD_LOGIC ;
  53. 	SIGNAL sub_wire1	: STD_LOGIC_VECTOR (4 DOWNTO 0);
  54. 	SIGNAL sub_wire2	: STD_LOGIC ;
  55. 	SIGNAL sub_wire3	: STD_LOGIC ;
  56. 	SIGNAL sub_wire4	: STD_LOGIC_VECTOR (1 DOWNTO 0);
  57. 	SIGNAL sub_wire5_bv	: BIT_VECTOR (0 DOWNTO 0);
  58. 	SIGNAL sub_wire5	: STD_LOGIC_VECTOR (0 DOWNTO 0);
  59.  
  60. 	COMPONENT altpll
  61. 	GENERIC (
  62. 		bandwidth_type		: STRING;
  63. 		clk0_divide_by		: NATURAL;
  64. 		clk0_duty_cycle		: NATURAL;
  65. 		clk0_multiply_by		: NATURAL;
  66. 		clk0_phase_shift		: STRING;
  67. 		compensate_clock		: STRING;
  68. 		inclk0_input_frequency		: NATURAL;
  69. 		intended_device_family		: STRING;
  70. 		lpm_hint		: STRING;
  71. 		lpm_type		: STRING;
  72. 		operation_mode		: STRING;
  73. 		pll_type		: STRING;
  74. 		port_activeclock		: STRING;
  75. 		port_areset		: STRING;
  76. 		port_clkbad0		: STRING;
  77. 		port_clkbad1		: STRING;
  78. 		port_clkloss		: STRING;
  79. 		port_clkswitch		: STRING;
  80. 		port_configupdate		: STRING;
  81. 		port_fbin		: STRING;
  82. 		port_inclk0		: STRING;
  83. 		port_inclk1		: STRING;
  84. 		port_locked		: STRING;
  85. 		port_pfdena		: STRING;
  86. 		port_phasecounterselect		: STRING;
  87. 		port_phasedone		: STRING;
  88. 		port_phasestep		: STRING;
  89. 		port_phaseupdown		: STRING;
  90. 		port_pllena		: STRING;
  91. 		port_scanaclr		: STRING;
  92. 		port_scanclk		: STRING;
  93. 		port_scanclkena		: STRING;
  94. 		port_scandata		: STRING;
  95. 		port_scandataout		: STRING;
  96. 		port_scandone		: STRING;
  97. 		port_scanread		: STRING;
  98. 		port_scanwrite		: STRING;
  99. 		port_clk0		: STRING;
  100. 		port_clk1		: STRING;
  101. 		port_clk2		: STRING;
  102. 		port_clk3		: STRING;
  103. 		port_clk4		: STRING;
  104. 		port_clk5		: STRING;
  105. 		port_clkena0		: STRING;
  106. 		port_clkena1		: STRING;
  107. 		port_clkena2		: STRING;
  108. 		port_clkena3		: STRING;
  109. 		port_clkena4		: STRING;
  110. 		port_clkena5		: STRING;
  111. 		port_extclk0		: STRING;
  112. 		port_extclk1		: STRING;
  113. 		port_extclk2		: STRING;
  114. 		port_extclk3		: STRING;
  115. 		self_reset_on_loss_lock		: STRING;
  116. 		width_clock		: NATURAL
  117. 	);
  118. 	PORT (
  119. 			areset	: IN STD_LOGIC ;
  120. 			clk	: OUT STD_LOGIC_VECTOR (4 DOWNTO 0);
  121. 			inclk	: IN STD_LOGIC_VECTOR (1 DOWNTO 0);
  122. 			locked	: OUT STD_LOGIC
  123. 	);
  124. 	END COMPONENT;
  125.  
  126. BEGIN
  127. 	sub_wire5_bv(0 DOWNTO 0) <= "0";
  128. 	sub_wire5    <= To_stdlogicvector(sub_wire5_bv);
  129. 	locked       <= sub_wire0;
  130. 	sub_wire2    <= sub_wire1(0);
  131. 	c0           <= sub_wire2;
  132. 	sub_wire3    <= inclk0;
  133. 	sub_wire4    <= sub_wire5(0 DOWNTO 0) & sub_wire3;
  134.  
  135. 	altpll_component : altpll
  136. 	GENERIC MAP (
  137. 		bandwidth_type => "AUTO",
  138. 		clk0_divide_by => 25,
  139. 		clk0_duty_cycle => 50,
  140. 		clk0_multiply_by => 18,
  141. 		clk0_phase_shift => "0",
  142. 		compensate_clock => "CLK0",
  143. 		inclk0_input_frequency => 20000,
  144. 		intended_device_family => "Cyclone IV GX",
  145. 		lpm_hint => "CBX_MODULE_PREFIX=pll_36mhz",
  146. 		lpm_type => "altpll",
  147. 		operation_mode => "NORMAL",
  148. 		pll_type => "AUTO",
  149. 		port_activeclock => "PORT_UNUSED",
  150. 		port_areset => "PORT_USED",
  151. 		port_clkbad0 => "PORT_UNUSED",
  152. 		port_clkbad1 => "PORT_UNUSED",
  153. 		port_clkloss => "PORT_UNUSED",
  154. 		port_clkswitch => "PORT_UNUSED",
  155. 		port_configupdate => "PORT_UNUSED",
  156. 		port_fbin => "PORT_UNUSED",
  157. 		port_inclk0 => "PORT_USED",
  158. 		port_inclk1 => "PORT_UNUSED",
  159. 		port_locked => "PORT_USED",
  160. 		port_pfdena => "PORT_UNUSED",
  161. 		port_phasecounterselect => "PORT_UNUSED",
  162. 		port_phasedone => "PORT_UNUSED",
  163. 		port_phasestep => "PORT_UNUSED",
  164. 		port_phaseupdown => "PORT_UNUSED",
  165. 		port_pllena => "PORT_UNUSED",
  166. 		port_scanaclr => "PORT_UNUSED",
  167. 		port_scanclk => "PORT_UNUSED",
  168. 		port_scanclkena => "PORT_UNUSED",
  169. 		port_scandata => "PORT_UNUSED",
  170. 		port_scandataout => "PORT_UNUSED",
  171. 		port_scandone => "PORT_UNUSED",
  172. 		port_scanread => "PORT_UNUSED",
  173. 		port_scanwrite => "PORT_UNUSED",
  174. 		port_clk0 => "PORT_USED",
  175. 		port_clk1 => "PORT_UNUSED",
  176. 		port_clk2 => "PORT_UNUSED",
  177. 		port_clk3 => "PORT_UNUSED",
  178. 		port_clk4 => "PORT_UNUSED",
  179. 		port_clk5 => "PORT_UNUSED",
  180. 		port_clkena0 => "PORT_UNUSED",
  181. 		port_clkena1 => "PORT_UNUSED",
  182. 		port_clkena2 => "PORT_UNUSED",
  183. 		port_clkena3 => "PORT_UNUSED",
  184. 		port_clkena4 => "PORT_UNUSED",
  185. 		port_clkena5 => "PORT_UNUSED",
  186. 		port_extclk0 => "PORT_UNUSED",
  187. 		port_extclk1 => "PORT_UNUSED",
  188. 		port_extclk2 => "PORT_UNUSED",
  189. 		port_extclk3 => "PORT_UNUSED",
  190. 		self_reset_on_loss_lock => "OFF",
  191. 		width_clock => 5
  192. 	)
  193. 	PORT MAP (
  194. 		areset  => areset,
  195. 		inclk   => sub_wire4,
  196. 		locked  => sub_wire0,
  197. 		clk     => sub_wire1
  198. 	);
  199.  
  200. END SYN;
  201.  
  202. -- ============================================================
  203. -- CNX file retrieval info
  204. -- ============================================================
  205. -- Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"
  206. -- Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"
  207. -- Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "1"
  208. -- Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"
  209. -- Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"
  210. -- Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"
  211. -- Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"
  212. -- Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"
  213. -- Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"
  214. -- Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "0"
  215. -- Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"
  216. -- Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"
  217. -- Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"
  218. -- Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"
  219. -- Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"
  220. -- Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "7"
  221. -- Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "1"
  222. -- Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"
  223. -- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "36.000000"
  224. -- Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
  225. -- Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
  226. -- Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
  227. -- Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "0"
  228. -- Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"
  229. -- Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"
  230. -- Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"
  231. -- Retrieval info: PRIVATE: INCLK0_FREQ_EDIT STRING "50.000"
  232. -- Retrieval info: PRIVATE: INCLK0_FREQ_UNIT_COMBO STRING "MHz"
  233. -- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "100.000"
  234. -- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT_CHANGED STRING "1"
  235. -- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_CHANGED STRING "1"
  236. -- Retrieval info: PRIVATE: INCLK1_FREQ_UNIT_COMBO STRING "MHz"
  237. -- Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone IV GX"
  238. -- Retrieval info: PRIVATE: INT_FEEDBACK__MODE_RADIO STRING "1"
  239. -- Retrieval info: PRIVATE: LOCKED_OUTPUT_CHECK STRING "1"
  240. -- Retrieval info: PRIVATE: LONG_SCAN_RADIO STRING "1"
  241. -- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE STRING "Not Available"
  242. -- Retrieval info: PRIVATE: LVDS_MODE_DATA_RATE_DIRTY NUMERIC "0"
  243. -- Retrieval info: PRIVATE: LVDS_PHASE_SHIFT_UNIT0 STRING "deg"
  244. -- Retrieval info: PRIVATE: MIG_DEVICE_SPEED_GRADE STRING "Any"
  245. -- Retrieval info: PRIVATE: MIRROR_CLK0 STRING "0"
  246. -- Retrieval info: PRIVATE: MULT_FACTOR0 NUMERIC "1"
  247. -- Retrieval info: PRIVATE: NORMAL_MODE_RADIO STRING "1"
  248. -- Retrieval info: PRIVATE: OUTPUT_FREQ0 STRING "36.00000000"
  249. -- Retrieval info: PRIVATE: OUTPUT_FREQ_MODE0 STRING "1"
  250. -- Retrieval info: PRIVATE: OUTPUT_FREQ_UNIT0 STRING "MHz"
  251. -- Retrieval info: PRIVATE: PHASE_RECONFIG_FEATURE_ENABLED STRING "1"
  252. -- Retrieval info: PRIVATE: PHASE_RECONFIG_INPUTS_CHECK STRING "0"
  253. -- Retrieval info: PRIVATE: PHASE_SHIFT0 STRING "0.00000000"
  254. -- Retrieval info: PRIVATE: PHASE_SHIFT_STEP_ENABLED_CHECK STRING "0"
  255. -- Retrieval info: PRIVATE: PHASE_SHIFT_UNIT0 STRING "deg"
  256. -- Retrieval info: PRIVATE: PLL_ADVANCED_PARAM_CHECK STRING "0"
  257. -- Retrieval info: PRIVATE: PLL_ARESET_CHECK STRING "1"
  258. -- Retrieval info: PRIVATE: PLL_AUTOPLL_CHECK NUMERIC "1"
  259. -- Retrieval info: PRIVATE: PLL_ENHPLL_CHECK NUMERIC "0"
  260. -- Retrieval info: PRIVATE: PLL_FASTPLL_CHECK NUMERIC "0"
  261. -- Retrieval info: PRIVATE: PLL_FBMIMIC_CHECK STRING "0"
  262. -- Retrieval info: PRIVATE: PLL_LVDS_PLL_CHECK NUMERIC "0"
  263. -- Retrieval info: PRIVATE: PLL_PFDENA_CHECK STRING "0"
  264. -- Retrieval info: PRIVATE: PLL_TARGET_HARCOPY_CHECK NUMERIC "0"
  265. -- Retrieval info: PRIVATE: PRIMARY_CLK_COMBO STRING "inclk0"
  266. -- Retrieval info: PRIVATE: RECONFIG_FILE STRING "pll_36mhz.mif"
  267. -- Retrieval info: PRIVATE: SACN_INPUTS_CHECK STRING "0"
  268. -- Retrieval info: PRIVATE: SCAN_FEATURE_ENABLED STRING "1"
  269. -- Retrieval info: PRIVATE: SELF_RESET_LOCK_LOSS STRING "0"
  270. -- Retrieval info: PRIVATE: SHORT_SCAN_RADIO STRING "0"
  271. -- Retrieval info: PRIVATE: SPREAD_FEATURE_ENABLED STRING "0"
  272. -- Retrieval info: PRIVATE: SPREAD_FREQ STRING "50.000"
  273. -- Retrieval info: PRIVATE: SPREAD_FREQ_UNIT STRING "KHz"
  274. -- Retrieval info: PRIVATE: SPREAD_PERCENT STRING "0.500"
  275. -- Retrieval info: PRIVATE: SPREAD_USE STRING "0"
  276. -- Retrieval info: PRIVATE: SRC_SYNCH_COMP_RADIO STRING "0"
  277. -- Retrieval info: PRIVATE: STICKY_CLK0 STRING "1"
  278. -- Retrieval info: PRIVATE: SWITCHOVER_COUNT_EDIT NUMERIC "1"
  279. -- Retrieval info: PRIVATE: SWITCHOVER_FEATURE_ENABLED STRING "1"
  280. -- Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
  281. -- Retrieval info: PRIVATE: USE_CLK0 STRING "1"
  282. -- Retrieval info: PRIVATE: USE_CLKENA0 STRING "0"
  283. -- Retrieval info: PRIVATE: USE_MIL_SPEED_GRADE NUMERIC "0"
  284. -- Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"
  285. -- Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
  286. -- Retrieval info: CONSTANT: BANDWIDTH_TYPE STRING "AUTO"
  287. -- Retrieval info: CONSTANT: CLK0_DIVIDE_BY NUMERIC "25"
  288. -- Retrieval info: CONSTANT: CLK0_DUTY_CYCLE NUMERIC "50"
  289. -- Retrieval info: CONSTANT: CLK0_MULTIPLY_BY NUMERIC "18"
  290. -- Retrieval info: CONSTANT: CLK0_PHASE_SHIFT STRING "0"
  291. -- Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"
  292. -- Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "20000"
  293. -- Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone IV GX"
  294. -- Retrieval info: CONSTANT: LPM_TYPE STRING "altpll"
  295. -- Retrieval info: CONSTANT: OPERATION_MODE STRING "NORMAL"
  296. -- Retrieval info: CONSTANT: PLL_TYPE STRING "AUTO"
  297. -- Retrieval info: CONSTANT: PORT_ACTIVECLOCK STRING "PORT_UNUSED"
  298. -- Retrieval info: CONSTANT: PORT_ARESET STRING "PORT_USED"
  299. -- Retrieval info: CONSTANT: PORT_CLKBAD0 STRING "PORT_UNUSED"
  300. -- Retrieval info: CONSTANT: PORT_CLKBAD1 STRING "PORT_UNUSED"
  301. -- Retrieval info: CONSTANT: PORT_CLKLOSS STRING "PORT_UNUSED"
  302. -- Retrieval info: CONSTANT: PORT_CLKSWITCH STRING "PORT_UNUSED"
  303. -- Retrieval info: CONSTANT: PORT_CONFIGUPDATE STRING "PORT_UNUSED"
  304. -- Retrieval info: CONSTANT: PORT_FBIN STRING "PORT_UNUSED"
  305. -- Retrieval info: CONSTANT: PORT_INCLK0 STRING "PORT_USED"
  306. -- Retrieval info: CONSTANT: PORT_INCLK1 STRING "PORT_UNUSED"
  307. -- Retrieval info: CONSTANT: PORT_LOCKED STRING "PORT_USED"
  308. -- Retrieval info: CONSTANT: PORT_PFDENA STRING "PORT_UNUSED"
  309. -- Retrieval info: CONSTANT: PORT_PHASECOUNTERSELECT STRING "PORT_UNUSED"
  310. -- Retrieval info: CONSTANT: PORT_PHASEDONE STRING "PORT_UNUSED"
  311. -- Retrieval info: CONSTANT: PORT_PHASESTEP STRING "PORT_UNUSED"
  312. -- Retrieval info: CONSTANT: PORT_PHASEUPDOWN STRING "PORT_UNUSED"
  313. -- Retrieval info: CONSTANT: PORT_PLLENA STRING "PORT_UNUSED"
  314. -- Retrieval info: CONSTANT: PORT_SCANACLR STRING "PORT_UNUSED"
  315. -- Retrieval info: CONSTANT: PORT_SCANCLK STRING "PORT_UNUSED"
  316. -- Retrieval info: CONSTANT: PORT_SCANCLKENA STRING "PORT_UNUSED"
  317. -- Retrieval info: CONSTANT: PORT_SCANDATA STRING "PORT_UNUSED"
  318. -- Retrieval info: CONSTANT: PORT_SCANDATAOUT STRING "PORT_UNUSED"
  319. -- Retrieval info: CONSTANT: PORT_SCANDONE STRING "PORT_UNUSED"
  320. -- Retrieval info: CONSTANT: PORT_SCANREAD STRING "PORT_UNUSED"
  321. -- Retrieval info: CONSTANT: PORT_SCANWRITE STRING "PORT_UNUSED"
  322. -- Retrieval info: CONSTANT: PORT_clk0 STRING "PORT_USED"
  323. -- Retrieval info: CONSTANT: PORT_clk1 STRING "PORT_UNUSED"
  324. -- Retrieval info: CONSTANT: PORT_clk2 STRING "PORT_UNUSED"
  325. -- Retrieval info: CONSTANT: PORT_clk3 STRING "PORT_UNUSED"
  326. -- Retrieval info: CONSTANT: PORT_clk4 STRING "PORT_UNUSED"
  327. -- Retrieval info: CONSTANT: PORT_clk5 STRING "PORT_UNUSED"
  328. -- Retrieval info: CONSTANT: PORT_clkena0 STRING "PORT_UNUSED"
  329. -- Retrieval info: CONSTANT: PORT_clkena1 STRING "PORT_UNUSED"
  330. -- Retrieval info: CONSTANT: PORT_clkena2 STRING "PORT_UNUSED"
  331. -- Retrieval info: CONSTANT: PORT_clkena3 STRING "PORT_UNUSED"
  332. -- Retrieval info: CONSTANT: PORT_clkena4 STRING "PORT_UNUSED"
  333. -- Retrieval info: CONSTANT: PORT_clkena5 STRING "PORT_UNUSED"
  334. -- Retrieval info: CONSTANT: PORT_extclk0 STRING "PORT_UNUSED"
  335. -- Retrieval info: CONSTANT: PORT_extclk1 STRING "PORT_UNUSED"
  336. -- Retrieval info: CONSTANT: PORT_extclk2 STRING "PORT_UNUSED"
  337. -- Retrieval info: CONSTANT: PORT_extclk3 STRING "PORT_UNUSED"
  338. -- Retrieval info: CONSTANT: SELF_RESET_ON_LOSS_LOCK STRING "OFF"
  339. -- Retrieval info: CONSTANT: WIDTH_CLOCK NUMERIC "5"
  340. -- Retrieval info: USED_PORT: @clk 0 0 5 0 OUTPUT_CLK_EXT VCC "@clk[4..0]"
  341. -- Retrieval info: USED_PORT: @inclk 0 0 2 0 INPUT_CLK_EXT VCC "@inclk[1..0]"
  342. -- Retrieval info: USED_PORT: areset 0 0 0 0 INPUT GND "areset"
  343. -- Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0"
  344. -- Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0"
  345. -- Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"
  346. -- Retrieval info: CONNECT: @areset 0 0 0 0 areset 0 0 0 0
  347. -- Retrieval info: CONNECT: @inclk 0 0 1 1 GND 0 0 0 0
  348. -- Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0
  349. -- Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0
  350. -- Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0
  351. -- Retrieval info: GEN_FILE: TYPE_NORMAL pll_36mhz.vhd TRUE
  352. -- Retrieval info: GEN_FILE: TYPE_NORMAL pll_36mhz.ppf TRUE
  353. -- Retrieval info: GEN_FILE: TYPE_NORMAL pll_36mhz.inc FALSE
  354. -- Retrieval info: GEN_FILE: TYPE_NORMAL pll_36mhz.cmp TRUE
  355. -- Retrieval info: GEN_FILE: TYPE_NORMAL pll_36mhz.bsf FALSE
  356. -- Retrieval info: GEN_FILE: TYPE_NORMAL pll_36mhz_inst.vhd TRUE
  357. -- Retrieval info: LIB_FILE: altera_mf
  358. -- Retrieval info: CBX_MODULE_PREFIX: ON

 

Oluşturduğum PLL modülü kompanenti:

  1. --Copyright (C) 1991-2011 Altera Corporation
  2. --Your use of Altera Corporation's design tools, logic functions
  3. --and other software and tools, and its AMPP partner logic
  4. --functions, and any output files from any of the foregoing
  5. --(including device programming or simulation files), and any
  6. --associated documentation or information are expressly subject
  7. --to the terms and conditions of the Altera Program License
  8. --Subscription Agreement, Altera MegaCore Function License
  9. --Agreement, or other applicable license agreement, including,
  10. --without limitation, that your use is for the sole purpose of
  11. --programming logic devices manufactured by Altera and sold by
  12. --Altera or its authorized distributors.  Please refer to the
  13. --applicable agreement for further details.
  14. -------------------------------------------EDIT------------------
  15. --&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
  16. -- Engineer : Orhan YILMAZ    ||  www.mafgom.com   ||
  17. --&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
  18.  
  19. LIBRARY ieee;
  20. use ieee.std_logic_1164.ALL;
  21. use ieee.std_logic_unsigned.all;
  22. use ieee.std_logic_arith.ALL;
  23.  
  24. package pkg_pll_36mhz_component is
  25.    component pll_36mhz
  26. 	   PORT
  27. 	   (
  28. 	   	areset		: IN STD_LOGIC  := '0';
  29. 	   	inclk0		: IN STD_LOGIC  := '0';
  30. 	   	c0		: OUT STD_LOGIC ;
  31. 	   	locked		: OUT STD_LOGIC
  32. 	   );
  33.    end component;
  34. end package;

Deneme yaptığım top modül (üst modül):

  1. --=================================================================
  2. -------------------------------------------------------------------
  3. --   Orhan YILMAZ
  4. --   VGA-Top Module
  5. --   www.mafgom.com
  6. -------------------------------------------------------------------
  7. --=================================================================
  8. LIBRARY ieee;
  9. use ieee.std_logic_1164.ALL;
  10. use ieee.std_logic_unsigned.all;
  11. use ieee.std_logic_arith.ALL;
  12.  
  13. LIBRARY work;
  14. use work.pkg_vga_component.all;
  15. use work.pkg_pll_36mhz_component.all;
  16. use work.pkg_rgb_array_component.all;
  17.  
  18. entity vga_top is
  19. port(
  20.          --Clock,Reset Signal's ports
  21.          clk       :in  std_logic; -- 50 MHZ
  22.          rst_n     :in  std_logic; 
  23.  
  24.          -- Input Switch RGB value
  25.          i_rgb     :in std_logic_vector(14 downto 0);
  26.  
  27.          --Output RGB Signal's ports
  28.          o_red     :out std_logic_vector(9 downto 0);
  29.          o_green   :out std_logic_vector(9 downto 0);
  30.          o_blue    :out std_logic_vector(9 downto 0);
  31.  
  32.          --Output Synchronous Signal's pins
  33.          o_vs      :out std_logic;
  34.          o_hs      :out std_logic;
  35.          o_clk_pix :out std_logic;
  36.          o_de      :out std_logic
  37.         );
  38. end entity;
  39.  
  40. architecture RTL_top of vga_top is
  41.  
  42. signal rst              : std_logic := '1';
  43. signal clk_36mhz        : std_logic := '0';
  44. signal rgb              : std_logic_vector(29 downto 0); 
  45.  
  46. signal pos_x            : std_logic_vector(10 downto 0);
  47. signal pos_y            : std_logic_vector( 9 downto 0);
  48.  
  49. signal de               : std_logic := '0';
  50. signal rst_vga_cont     : std_logic := '0';
  51. signal locked_pll_clk   : std_logic := '0';
  52. signal rgb_addr         : std_logic_vector(16 downto 0);
  53. signal rgb_data         : std_logic_vector(29 downto 0);
  54.  
  55. begin
  56.  
  57. rst <= not rst_n;
  58. rst_vga_cont <= rst_n and locked_pll_clk;
  59.  
  60. pll_36mhz_inst : pll_36mhz
  61. 	PORT MAP
  62. 	        (
  63. 	   	   areset	=> rst,
  64.                    inclk0	=> clk,
  65. 	   	   c0		=> clk_36mhz,
  66. 	   	   locked	=> locked_pll_clk
  67. 	        );
  68.  
  69. vga_cont : vga_control
  70. 	port map(
  71.             --Clock,Reset Signal's ports
  72.             clk       => clk_36mhz,
  73.             rst_n     => rst_vga_cont,
  74.  
  75.             --Input RGB Signal's ports
  76.             i_red     => rgb(29 downto 20),
  77.             i_green   => rgb(19 downto 10),
  78.             i_blue    => rgb( 9 downto  0),
  79.  
  80.             --Output RGB Signal's ports
  81.             o_red     => o_red,
  82.             o_green   => o_green,
  83.             o_blue    => o_blue,
  84.  
  85.             --Output Position value
  86.             o_pos_x   => pos_x,
  87.             o_pos_y   => Pos_y,
  88.  
  89.             --Output Synchronous Signal's pins
  90.             o_vs      => o_vs,
  91.             o_hs      => o_hs,
  92.             o_clk_pix => o_clk_pix,
  93.             o_de      => de
  94.           );
  95.  
  96. rgb_data_array: rgb_array
  97.    port map(
  98.             clk         => clk,
  99.             rst_n       => rst_n,
  100.             i_rgb_addr  => rgb_addr,
  101.             i_de        => de,
  102.             o_rgb       => rgb_data
  103.           );
  104.  
  105. rgb(29 downto 20) <= (i_rgb(11)&"11"&i_rgb(10)&"11"&i_rgb(9)&"11"&i_rgb(8)) when i_rgb(14) = '1' else (OTHERS => '0');
  106. rgb(19 downto 10) <= (i_rgb(7)&"11"&i_rgb(6)&"11"&i_rgb(5)&"11"&i_rgb(4))   when i_rgb(13) = '1' else (OTHERS => '0');
  107. rgb( 9 downto  0) <= (i_rgb(3)&"11"&i_rgb(2)&"11"&i_rgb(1)&"11"&i_rgb(0))   when i_rgb(12) = '1' else (OTHERS => '0');
  108. o_de <=  de;
  109.  
  110. end RTL_top;

Top modül kompanent:

  1. -------------------------------------------------------------------
  2. --   Orhan YILMAZ
  3. --   VGA-Controler
  4. --   www.mafgom.com
  5. -------------------------------------------------------------------
  6. --=================================================================
  7. LIBRARY ieee;
  8. use ieee.std_logic_1164.ALL;
  9. use ieee.std_logic_unsigned.all;
  10. use ieee.std_logic_arith.ALL;
  11.  
  12. package pkg_vga_top_component is
  13.  
  14.     component vga_top is
  15.       port(
  16.          --Clock,Reset Signal's ports
  17.          clk       :in  std_logic; -- 50 MHZ
  18.          rst_n     :in  std_logic; 
  19.  
  20.          -- Input Switch RGB value
  21.          i_rgb     :in std_logic_vector(14 downto 0);
  22.  
  23.          --Output RGB Signal's ports
  24.          o_red     :out std_logic_vector(9 downto 0);
  25.          o_green   :out std_logic_vector(9 downto 0);
  26.          o_blue    :out std_logic_vector(9 downto 0);
  27.  
  28.          --Output Synchronous Signal's pins
  29.          o_vs      :out std_logic;
  30.          o_hs      :out std_logic;
  31.          o_clk_pix :out std_logic;
  32.          o_de      :out std_logic
  33.         );    end component;
  34.  
  35. end package;

Oluşturduğum testbench dosyası:

  1. --=================================================================
  2. -------------------------------------------------------------------
  3. --   Orhan YILMAZ
  4. --   VGA-Controler
  5. --   Testbench
  6. --   www.mafgom.com
  7. -------------------------------------------------------------------
  8. --=================================================================
  9. LIBRARY ieee;
  10. use ieee.std_logic_1164.all;
  11. use ieee.std_logic_unsigned.all;
  12. use ieee.std_logic_arith.all;
  13.  
  14. LIBRARY work_top;
  15. use work_top.pkg_vga_component.all;
  16. use work_top.pkg_vga_top_component.all;
  17.  
  18. entity test is
  19. end entity;
  20.  
  21. architecture TESTBENCH_VGA of test is
  22.  
  23. signal clk     : std_logic := '0';
  24. signal rst_n   : std_logic := '0';
  25. signal RGB     : std_logic_vector(29 downto 0);
  26. signal VSYNC   : std_logic;
  27. signal HSYNC   : std_logic;
  28. signal de      : std_logic;
  29. signal clk_pix : std_logic;
  30.  
  31. begin
  32. --Generated Clock Signal
  33. clk <= not clk after 20ns;
  34.  
  35. --Generated Reset Signal
  36. rst_n <= '1' after 1000ns;
  37.  
  38. --
  39. --VGA_1: vga_control
  40. --	port map(
  41. --            --Clock,Reset Signal's ports
  42. --            clk       => clk,
  43. --            rst_n     => rst_n,
  44. --
  45. --            --Input RGB Signal's ports
  46. --            i_red     => "1001010101",
  47. --            i_green   => "0010101001",
  48. --            i_blue    => "1010101010",
  49. --
  50. --            --Output RGB Signal's ports
  51. --            o_red     => RGB(29 downto 20),
  52. --            o_green   => RGB(19 downto 10),
  53. --            o_blue    => RGB( 9 downto  0),
  54. --
  55. --            --Output Synchronous Signal's pins
  56. --            o_vs      => VSYNC,
  57. --            o_hs      => HSYNC,
  58. --            o_de      => de
  59. --          );
  60. --
  61.  
  62. vga_test : vga_top
  63.       port map(
  64.          --Clock,Reset Signal's ports
  65.          clk       => clk, -- 50 MHZ
  66.          rst_n     => rst_n, 
  67.  
  68.          -- Input Switch RGB value
  69.          i_rgb     => "100111100000000",
  70.  
  71.          --Output RGB Signal's ports
  72.          o_red     => RGB(29 downto 20),
  73.          o_green   => RGB(19 downto 10),
  74.          o_blue    => RGB( 9 downto  0),
  75.  
  76.          --Output Synchronous Signal's pins
  77.          o_vs      => VSYNC,
  78.          o_hs      => HSYNC,
  79.          o_clk_pix => clk_pix,
  80.          o_de      => de
  81.         ); 
  82.  
  83. end TESTBENCH_VGA;

Modelsim ile similasyonunu yaptığınızda aşaüıdakine benzer bir görüntü almanız gerekmekte.(Tıkladığınızda resim büyüyecektir.)

Modelsim similasyonu

Çalışma görüntüsü:

 

Eğer farklı bir çözünürlük gerçekleştirmek isterseniz aşağıdaki tablodan yararlanabilirsiniz.

VGA Timings

İyi çalışmalar. Takıldığınız yer olursa bana ulaşabilirsiniz.

 

Kaynaklar:
—————————————

  • http://tr.wikipedia.org/wiki/Video_Graphics_Array
  • http://tinyvga.com/vga-timing/800×600@56Hz
  • http://www-mtl.mit.edu/Courses/6.111/labkit/vga.shtml
  • Altera System CD for DE2-115

 

Bu yazının kalıcı bağlantısı https://www.mafgom.com/fpga-ile-800x600-vga-kontrolu/